快捷搜索:  as

PCIe 5.0首秀!PCIe 4.0刚出生就落伍了?

PCIe 4.0产品正在纷繁面世,然则下一代PCIe 5.0已经迫在眉睫地走来,标准规范刚刚完成不到半年的它,已经获得了一批产品和技巧的采用,比如Intel 10nm Agilex FPGA,比如CXL、CCIX、Gen-Z高速互连标准。

近日,芯片开拓对象和硅片IP大年夜厂新思科技(Synopsys)展示了自己的PCIe 5.0 CXL、PCIe 5.0 CCIX规划,这也是PCIe 5.0首次公开秀肌肉。

CXL、CCIX都是芯片间的互连协议,用于连接处置惩罚器和各类加速器(标量/矢量/矩阵/空间等架构),并维持低延迟的内存懈弛存同等性,都面向异构谋略架构。

CXL 1.0/1.1、CCIX 1.1版本都引入了PCIe 5.0,使用其单链路32GT/s高带宽的上风,并原生支持不合的链路带宽。

新思科技近来推出的DesignWare CXL IP规划可采纳16nm、10nm、7nm工艺制造,支持16个PCIe链路,包括CXL 1.1节制器、硅验证的PCIe 5.0节制器、硅验证的32GT/s PHY物理层、RAS、VC验证IP。

DesignWare CCIOX 1.1 IP规划尚未正式宣布,不过从展示来看,其功能已经完整,PCIe 5.0已经很好地融入此中。

两套展示规划都基于FPGA和特殊设备,而没有应用真实的芯片,以是还只是功能上的演示,间隔实际产品尚还必要一些时日,但这无疑注解,PCIe 5.0会比我们想象的来得更快。

上方文Q

您可能还会对下面的文章感兴趣: